组合逻辑电路的险象 一、竞争现象与险象的产生逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象。通常，可以更广义地把竞争理解为多个信号到达某一点有时差的现... 2015-03-21 组合逻辑电路的险象
